祭出摩尔定律2.0指引封装方向，支撑台积电封装野心的技术有哪些( 二 )

InFO封装技术允许芯片在SoC的标准平面之外扇出额外的连接增加IO接口，这意味着虽然芯片逻辑区域可以很小，但芯片要比逻辑电路更大以容纳所有必需的引脚输出连接。

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资料来源：InFO与FLWLP、FOWLP差别对比，公开资料整理，阿尔法经济研究
台积电针对不同应用场景推出了InFO-PoP、InFO-oS和InFO-AiP等不同版本。 InFO-PoP也就是InFO-R ，是业界第一个3D晶圆级扇出封装技术，具有高密度RDL和TIV ，可将移动AP和DRAM封装堆叠集成到移动应用中，在手机SoC中获得应用。与FC-PoP相比， InFO-PoP由于没有采用基板和C4凸点，因此具有更薄的外形和更好的电气性能及热性能。 2018年台积电推出InFO-oS ，该技术用于并排封装两个芯片，芯片与芯片之间的互连为2微米，芯片之间间隙小于70微米：

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资料来源：台积电InFO-PoP与oS结构对比，公开资料整理，阿尔法经济研究
InFO-oS即InFO-L于2018年量产，主要面向高性能计算HPC 。 InFO-oS允许在芯片和微凸点之间添加RDL ，以便将多个芯片封装在一起，提高更高密度来节省芯片面积。另外台积电还通过在InFO-oS上加入LSI将芯片线宽和间距进一步缩小，也就是所谓的InFO-LSI技术：

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资料来源：台积电InFO-L/LSI技术，公开资料整理，阿尔法经济研究
此外公司还正在研发InFO-I技术，其特点是使用局部的硅互连将多个InFO芯片连接在一起。目前这项技术仍在研发中。
【祭出摩尔定律2.0指引封装方向，支撑台积电封装野心的技术有哪些】不过因为InFO-oS中使用了基板，随着高速运算需求，基板面积与RDL层数会不断增加，但基板的绳产量率与耗电逐渐成为产业发展的瓶颈。为此台积电提出了InFO-SoIS方案，在其中通过整合超大尺寸InFO和整块的基板来提供高良率和高可靠性以及高性能和高效率：

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资料来源：台积电InFO-SoIS技术特点，公开资料整理，阿尔法经济研究
此外余振华在HotChips会议上还提到另一种技术路线InFO-SoW ，这是业界第一个全晶圆异质集成技术，尺寸较为紧凑，带宽密度为FCMCM的2倍， PDN阻抗为FCMCM的3% ，热处理上因为其具有可扩展的POC热处理方案，功率密度仅为1.2W每平方毫米，因此在带宽密度、阻抗等方面具有较为显著的优势：

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资料来源：台积电InFO-SoW技术特点，公开资料整理，阿尔法经济研究
台积电针对5G毫米波系统集成专门开发了InFO-AiP天线封装技术，通过在RDL中实现插槽耦合贴片以及模塑化合物本身中的嵌入式RF芯片来降低芯片和天线之间因互连或链路导致的严重传输损耗。与FCAiP相比， InFO-AiP技术性能提高15% ，热阻和厚度分别降低15%和30%：

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资料来源：台积电InFO-AiP封装技术特点， EETOP ，阿尔法经济研究
CoWoS是台积电推出的一种2.5D封装技术，先将芯片通过CoW封装在晶圆上，然后再将CoW芯片与基板连接，整合成CoWoS 。 CoWoS可以把多颗芯片封装在一起，通过Interposer互连，达到封装体积小、功耗低和引脚少的效果，主要用于HBM 。
从2012年台积电首次发布这项技术以来，公司会同客户对这项技术进行多次强化， Interposer最大面积从约1070平方毫米扩展到约1700平方毫米，更大面积的Interposer可以封装下更多的HBM模组，从而提供更高的内存带宽。最新的CoWoS可以将6枚HBM封装在一起，最大容量达到96GB ，带宽可高达2.7TB/s ，比2016年提高了2.7倍：