祭出摩尔定律2.0指引封装方向，支撑台积电封装野心的技术有哪些

2026-05-13

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台积电的3DFabric先进封装平台由ChipStacking和AdvancedPackaging两部分组成，前者就是所谓的前道芯片堆叠技术，由CoW和WoW组成SoIC技术平台，也就是系统整合芯片技术，将多个小芯片Chiplet整合在一个面积更小与轮廓更薄的系统单芯片，就像一整个硅片一样，典型特征是没有用到后端封装中用到的凸点技术。后者是传统意义上的后道封装技术，由InFO和CoWoS两大核心技术组成：

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资料来源：台积电3DFabric技术平台，公司官网整理，阿尔法经济研究
台积电在2018年4月的第24届年度技术研讨会上首次对外公布了SoIC多芯片堆叠技术。 SoIC技术提供CoW和WoW两种键合方式，前者是将芯片通过ChiponWafer的方式连接至硅片，可形成超高密度垂直堆叠，具有高性能、低功耗和最小RLC等特点；后者是通过晶圆堆叠工艺实现异构和同质3D硅集成，紧密的键合间距和薄TSV可实现最小寄生效应，从而获得更好的性能、更低功耗、更小延迟和更小尺寸，适用于高良率节点和相同芯片尺寸的应用或设计，甚至支持3D集成：

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资料来源：台积电CoW和WoW技术，公司官网整理，阿尔法经济研究
台积电的SoIC集成的芯片在系统性能上优于原始的SoC ，还可提供集成其他功能的灵活性。台积电指出， SoIC将可满足云、网络和边缘应用中不断增长的计算、带宽和延迟要求， CoW和WoW也为混合和匹配不同芯片功能、尺寸和技术节点提供出色的设计灵活性：

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资料来源：台积电SoIC技术性能优势，公开资料整理，阿尔法经济研究
基于SoIC的3D芯片堆叠技术是台积电先进封装技术重点之一，公司在CoW方面正在开发N7-on-N7和N5-on-N5等技术， TSV的间距也将从9微米缩减到4.5微米。 WoW方面开发的技术是Logic-on-DeepTrenchCapacitor 。研发进度上预计将于2022年推出基于N5工艺的SoIC封装技术：

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资料来源：台积电3DSoIC技术开发进度，公开资料整理，阿尔法经济研究
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资料来源：SoIC芯片互连技术路线图及Sub-微米CoW互连特点，公开资料整理，阿尔法经济研究
SoIC互连技术缺点是堆叠设计必须与其他芯片共同设计并且在最开始芯片设计方案就需要确定下来，而像英特尔EMIB此类微凸互连只需要后期把芯片连在一起，因此SoIC技术不利之处在于堆叠设计必须彼此协同设计。 SoIC的热电阻相比微凸连接降低了35% ，因此虽然技术上相对来说更为复杂，但在热阻上有很大的优势，再加上较高的集成密度，这也是台积电力推的原因：

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资料来源：台积电SoIC与3DIC和微凸点性能比较，公司官网整理，阿尔法经济研究
在HotChips大会上余振华提到，通过堆叠2D单元或3D层， SoIC除了能实现更多的内存容量和功能，还可以通过更换热界面材料的方式让芯片封装热阻不断降低， 3D堆叠中积累热量的热能瓶颈（ThermalWall）也得以更好地解决。
台积电后道两大封装技术InFO和CoWoS中， InFO即集成扇出晶圆级封装技术，是一个具有高密度RDL和TIV特性、可实现高密度互连的2.5D集成技术，最初于2012年提出， 2016年苹果推出的A10采用InFO技术，苹果也成为台积电InFO第一个客户。

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