栅极|超越3nm！三大晶体管结构方案解读

芯东西（公众号：aichip001）
编译 | 高歌
编辑 | Panken
芯东西8月13日消息，随着三星、英特尔、台积电、IBM等半导体厂商相继发布新晶体管结构的进展，半导体行业正处于晶体管结构转变的前夜。虽然芯片行业从不急于采用新的晶体管结构进行量产，但如果想要生产3nm或2nm制程的逻辑芯片，英特尔、三星、台积电等厂商必须从当前的鳍式场效应晶体管结构（FinFET）逐渐过渡到纳米片结构（Nanosheets）。
堀口直人是IMEC（比利时微电子研究中心）逻辑CMOS微缩项目主管，曾在富士通实验室和加州大学圣巴巴拉分校等机构任职。目前，堀口直人的研发重点就是2nm以下的CMOS器件。以下是芯东西对堀口直人就3nm晶体管结构发展回顾的完整编译。

IMEC逻辑CMOS微缩项目主管堀口直人
一、纳米片结构：进一步增强驱动电流，兼具可变性一直以来，为了追寻摩尔定律，半导体产业在微缩逻辑CMOS尺寸上做出了相当大的努力。一种主要的方法是通过减少金属连线（或轨道）来降低单元高度（cell height），单元高度也就是每个单元的金属线数量乘以金属间距（metal pitch，即金属连线的最小宽度+金属连线之间的最小间距）。
对于FinFET结构来说，通过将一个标准单元内的鳍片（Fin）的数量从3个减少到2个，就可以在性能上跃进一大步。

标准逻辑单元示意图（CPP=接触多晶间距，FP=鳍片间距，MP=金属间距；单元高度=每个单元的金属线数x金属间距）
标准单元内单元高度中有几条金属连线则是一个重要指标，通常在单元高度范围内有几条金属线就称为几T。随着鳍片减少，单元高度逐渐变小，标准单元从7.5T变为了6T。然而这种缩小牺牲了内部的驱动电流和可变性，为了弥补这些性能的退化，鳍片在单元的高度微缩中也变得越来越高。
但是到了5T FinFET后，单鳍即便再高，其驱动电流却很难随之提升。通过垂直堆叠纳米片状导电沟道，纳米片结构晶体管可以在标准单元内实现更大的有效沟道宽度。
通过这种方式，纳米片结构的晶体管可以提供比鳍片更大的驱动电流，也是进一步微缩CMOS的基础。同时纳米片结构还允许可变的器件宽度，在设计中具备更高的灵活性。因为驱动电流有所增加，设计人员可以减少单元尺寸和电容，以降低每片之间的寄生电容。

标准单元微缩演进示意图
二、4大关键工艺步骤实现纳米片晶体管除了驱动电流和可变性，纳米片的环栅结构也优于FinFET结构。就像从平面MOSFET过渡到FinFET一样，全栅纳米片也伴随着新工艺集成挑战。
【栅极|超越3nm！三大晶体管结构方案解读】幸运的是，纳米片基本算是FinFET的自然演变，许多为FinFET开发和优化的工艺模块可以重复使用。这无疑促进了纳米片结构在半导体行业中的应用，但也有很多工艺制程需要创新。IMEC确定了两个结构不同的4个关键工艺步骤，需要进行创新。
第一，纳米片结构使用外延生长的多层Si和SiGe来作为器件沟道。器件沟道使用生长材料以及2种材料之间的晶格常数不同，是纳米片结构和传统CMOS器件的一大区别。
在多层堆叠中，SiGe用作牺牲层（sacrifice），该层会在金属栅极替换工艺步骤中的沟道释放时移除。因为多层堆叠会以鳍的形式进行图案化，鳍片容易发生形变。
在2017 IEDM会议上，IMEC提出了一个关键优化：实施浅沟槽隔离（STI）衬里，并在STI工艺步骤中使用低热来抑制氧化引起的鳍片变形。这不仅能够保持纳米片形状，也可以提高设备的直交流性能，即驱动电流和恒定功率下的速度增益。改进的交流性能可以转化为环形振荡电路的较低门延迟。