英特尔|【芯观点】英特尔能否借UCIe重温王者荣耀？

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集微网报道，本周，英特尔搞了个大新闻。
其与AMD、Arm、高通、微软、谷歌、Meta（元界）、台积电、日月光、三星等十家行业巨头联合发起成立“高速通用芯粒互联”（Universal Chiplet Interconnect Express ， UCIe）联盟，共同推广UCIe，意图构建完善生态，使之成为芯粒（Chiplet）未来互联通用标准。

这十大厂商阵容之豪华，令人目眩。从芯片架构、设计、制造、封测到下游软硬件系统，几乎集齐了“最强大佬” 。

UCIe 究竟是什么，甫一亮相就能获得这样的排面？
英特尔牵头组建 UCIe 联盟，又有着怎样的考虑和前景？
【英特尔|【芯观点】英特尔能否借UCIe重温王者荣耀？】UCIe ，芯粒技术与商业化间的桥梁
解读UCIe ，绕不开芯粒（Chiplet）这个越来越频繁出现在媒体上的概念。传统片上集成，即一片裸片集成更多、更小晶体管，在不同片上区域布置异类功能IP的做法，已经越来越面临技术与商业可行性的制约，相比之下，封装内（on-package）集成，即将不同功能模块从单个裸片上解耦，按照各自的最优工艺节点制备，再将不同裸片在同一封装外壳内集成的想法，显示出越来越大的吸引力。诸多大厂不约而同展望，封装内集成将接替晶体管缩放，成为未来延续摩尔定律的载体。
如同任何技术潮流的早期阶段，不同机构提出各种术语概念，试图捕捉和表征依然模糊的理念，芯粒（Chiplet），则是这场异构集成“概念竞争”中的胜利者，其语义已取得行业共识。
UCIe联盟官网发布的白皮书中，英特尔首席架构师沙尔玛（Debendra Das Sharma）对芯粒的商业价值进行了精辟总结，包括更小面积的单一功能裸片有利于制造环节良率控制、产能爬坡，同时从设计角度看能够有效降低投资，节省不必要的跨工艺节点IP移植成本，缩短产品上市周期，不同计算、存储、I/O芯片（die）的灵活组合，使敏捷芯片定制成为可能。

随着各家厂商的努力，芯粒的技术可行性业已得到验证，英特尔与AMD均已向市场推出过不同制程、不同功能裸片异构集成产品， AMD采用芯粒技术研制的（霄龙）EPYC服务器CPU ，据称将32核CPU的开发和制造成本降低了40% 。

显然，芯粒技术已经临近大规模应用的“临界点” ，然而在技术成熟化与形成商业潮流之间，芯粒厂商还需要搭起一座互联接口标准化的“桥梁” 。
试想如果没有行业公认的开放性技术标准，除了英特尔、AMD等少数技术实力雄厚的厂商，其他企业试图集成不同来源、不同功能、不同制程、甚至不同材料的裸片，充分了解其微架构和物理、逻辑特征，将面临多么巨大的沟通成本和适配风险，甚至足以抵消芯粒所应许的全部好处。
搭建桥梁，正是UCIe所试图发挥的作用。
根据白皮书介绍， UCIe提供了物理层裸片间通信的电气信号、时钟标准、物理通道数量等规范，至于标准所屏蔽的具体物理实现结构则不做限制，为了适配不同厂商的封装方法，还专门划分出针对“标准封装”、“先进封装”的不同标准。有趣的是，白皮书中给出的先进封装示例，既包括英特尔自家力推的EMIB ，也包括台积电的CoWoS方法